VHDL 언어로 d 트리거 디자인

음. 얼마나 재미있는가

하지만 내가 너를 도울거야.

소스 프로그램 및 아날로그 파형:

도서관? Ieee

사용할까요? Ieee.std _ logic _1164.all;

사용할까요? Ieee.std _ logic _ unsigned.all;

엔티티? M6? 이다

포트 (clk, rst:in? Std _ logic

질문:? 아웃? Std_logic_vector(2? 당토? 0));

끝? M6;

건축? Bhv? 의? M6? 이다

유형? 국가? Is(st0, ST 1, st2, st3, st4, st5);

신호? Stx: 국가;

시작

프로세스 (시계)

시작

만약? Rst=' 1'? 그리고는요? Stx<= st0q & lt="000 ";

엘시버? 시계 이벤트? 그리고는요. Clk=' 1'? 그리고 나서

사례 (stx)? 이다

언제? St0 =>q & lt="000 "; Stx< = ST1;

언제? St 1= >q & lt="00 1 "; Stx<= st2

언제? St2= >q & lt="0 1 1 "; Stx<= st3

언제? St3 = > q< = "111"; Stx<= st4

언제? St4= >q & lt=" 10 1 "; Stx<= st5

언제? St5= >q & lt=" 100 "; Stx<= st0

언제? 기타 =>? Stx<= st0

끝? 사례;

끝? 만약,

끝? 프로세스;

끝? 분류: bhv