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Verilog 의 시계열 시뮬레이션

1. 기능 시뮬레이션 (사전 시뮬레이션)

기능 시뮬레이션은 설계에서 설계를 구현하기 전에 생성된 논리의 정확성을 검증하는 프로세스입니다.

이전 배치 루트 시뮬레이션을 기능 시뮬레이션이라고 하며 포괄적인 사전 및 사후 시뮬레이션을 포함합니다. 포괄적 인 사전 시뮬레이션은 주로 블록 다이어그램을 기반으로 한 설계에 중점을 둡니다. 포괄적인 시뮬레이션은 구조도 설계와 HDL 언어 기반 설계에 모두 적용됩니다.

2. 시계열 시뮬레이션 (사후 시뮬레이션)

타이밍 시뮬레이션은 배치 배선 후 제공된 모듈과 회로에 대한 지연 정보를 사용하여 최악의 상황에서 회로의 동작을 실제로 평가합니다. 타이밍 시뮬레이션용 시뮬레이터는 기능 시뮬레이션과 마찬가지로 필요한 프로세스와 인센티브도 마찬가지입니다. 유일한 차이점은 시간 시뮬레이션을 위해 시뮬레이터에 로드된 설계에는 실제 레이아웃 설계를 기반으로 하는 최악의 레이아웃 지연이 포함되어 있다는 것입니다. 시뮬레이션 결과 파형도에서는 시간 시뮬레이션 후 신호가 지연됩니다. 기능 시뮬레이션은 없습니다.

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