allegro 의 Xnet 개념 및 Xnet 과 같은 길이 설정 SDRAM 의 케이블 연결 규칙 이 임베디드 시스템은 64M 바이트의 SDRAM 확장 데이터 저장소를 사용하며 두 개의 K4S561632 로 구성되며 32 비트 모드에서 작동합니다. 최대 주파수가 100M 이상인 SDRAM
의 데이터 케이블, 클럭 라인, 슬라이스 선택 및 기타 제어 신호에 대해 라인 길이 일치가 필요합니다. 1. SDRAM
클럭 신호: 클럭 신호 걷기 길이는 1000mil, 선가중치 10mil, 내부 간격 5mil, 외부 간격 30mil 을 초과하지 않으며 차등 배선이 필요합니다. 차등 쌍 걷기와 정확하게 일치합니다. 오차 허용 20mil 이내.
2. 주소, 슬라이스 선택 및 기타 제어 신호: 선가중치 5mil, 외부 간격 12mil, 내부 간격 10mil. 가급적 국화 체인으로 가서 보충하다. 고조파 간섭을 효과적으로 제어할 수 있으며, 시계선보다 길지만 짧지는 않습니다. 3. SDRAM 데이터 케이블: 선 두께 5mil, 내부 간격 5mil, 외부 간격 8mil, 가능한 한 같은 층에서 배선, 데이터 케이블과 시계 선의 선 길이 차이는 50mil 내에서 제어됩니다. 경로설정 요구사항에 따라 Allegro 에서 서로 다른 구속을 설정합니다. 선 너비에 대해 세 개의 구속인 SDRAM_CLK, SDRAM_ADDDR, SDRAM_DATA 를 설정하고 구속을 설정한 후 해당 net
에 구속을 추가합니다 각 net 이 선 두께, 선 간격 구속조건 속성을 갖도록 합니다. 마지막으로 다른 신호 그룹에 적합한 제약 조건을 선택하면 됩니다. 그러나 설정된 제약 조건은 시스템 CPU 내부에서 달성할 수 없습니다. EP9315 는 BGA 패키지이기 때문입니다. 핀 간격 1.27mm, 분명히
CPU 내부에서는 선 두께 간격이 위의
요구 사항을 충족하지 못하고 Allegro 를 사용하여 CPU 특수 선 영역 cpu_area 를 설정합니다. Area 속성을 추가하여 이 영역에서 BGA 내부 걷기에 적합한 제약 조건을 추가로 설정합니다. Xnet 은 IDE 버스와 같은 긴 케이블에서 시스템의 IDE 인터페이스 설계 EP9315
강력한 주변 장치 인터페이스 기능을 통해
IDE
하드 드라이브를 직접 구동할 수 있으므로 케이블 연결 시 주의해야 합니다.
그림
2
와 같이 배출 저항은 종단 간 일치 역할을 하지만
는 전체 경로를 여러
Allegro
에서 일반적으로 사용되는 와이어 길이 설정
propagation_delay
버스 신호는
EP9315
에 의해 팬 아웃되며
EP9315
가 필요합니다 오류는
+/-20mil
이며 가장 쉬운 방법은 각각
DD*
등길이 및
를 설정하는 것입니다 반면
UBDD*
는 빈
시간을 경로설정하기에 충분하지 않습니다. 이렇게 등길이를 설정하는 것은 불가능하다.
Allegro
는
DD*
및
를