AMD 는 그래픽 칩에서 x86 프로세서에 이르기까지 최근 몇 년 동안 멀티칩 모듈 (MCM) 을 해 왔습니다. Zen 2 세대까지' 프로세서 코어 (CCD)' 와' 북교 메모리 I/O 컨트롤러 (IoD)' 까지 분리되어' 2.5D' 와' 3D' 패키지 스택의 X3D 가 출시될 것으로 예상된다. 이런 첨단 패키징 기술은 오랫동안 반도체 업계의 전쟁터였다.
하드 기술: 어떤 CPU 와 GPU 외과의사가 AMD 의 7 nm 공예를 더 잘 알아야 합니까? 하드 기술: AMD 는 17 년을 사용한 통합 메모리 컨트롤러를 해체했습니다. AMD 는 왜 이렇게 합니까?
멀티 칩 패키지가 필요한 이유는 무엇입니까? 모든 기능을 동일한 1 칩으로 만드는 것이 가장 간단하지 않습니까? 그러나 디지털 논리, I/O, 다양한 스토리지, 아날로그/무선 주파수 등' 모든 기능' 을 만족시킬 수 있는 반도체 공정은 아직 없다. 그리고 그들의 특징은 매우 다르기 때문에 겨우 한 무더기로 배달된다. 물건을 만들 수 없거나, 제품 수율을 희생하거나, 일부 기능을 최적화하기 어렵다. AMD 가 Zen 2 를 기능적으로 다른 입자로 나누는 것은 이치에 맞지 않는다.
따라서 1990 부터 멀티 칩 패키징 제품은 모든 분야에 익숙한 고성능 프로세서를 포함하여 시장에서 흔히 볼 수 있습니다. 분할' 을 통해 각 기능의 IP 를 가장 적합한 프로세스 노드에 배치합니다.
1995 로 끝나는 인텔 펜티엄 프로, 0.50? M BiCMOS 공정의 P6 프로세서 코어 패키지는 256kB L2 캐시로 캡슐화되어 있습니다.
넥젠 (AMD 에 인수됨) Nx586-PF 도 0.44 가 될 것인가? M 프로세스의 Nx586 과 동일한 프로세스의 Nx587 보조 부동 소수점 연산자는 동일한 1 패키지로 캡슐화됩니다.
2004 년 프리미엄 엔터프라이즈 서버 시장에서 비길 데 없는 IBM Power5 는 듀얼 코어 Power5 프로세서 4 개와 36MB L3 캐시 4 개를 8 코어 거대한 모듈에 집중했습니다.
인텔과 AMD 에 관해서는 2005 년부터 현재까지 긴' 이중 만두' 는 편폭을 낭비할 필요가 없다. 각 과목은 다 알고 있다.
SiP 제한을 돌파한 2.5D 패키지는 타이완 반도체 매뉴팩처링 CowOS (기판 칩) 의 2.5D 패키징 기술을 예로 들 수 있습니다. 기존의 "2D" SiP (시스템 수준 패키지) 에 비해 주요 차이점은 2.5D 패키지가 SIP 베이스보드와 칩 사이에 있다는 것입니다. 실리콘 중개층을 삽입하고 실리콘 관통 구멍을 통해 상하 금속층을 연결하여 SiP 기판 (예: 다층 인쇄 회로 기판) 의 고밀도 케이블 연결 문제를 해결하여 칩 수를 제한합니다.
HBM 메모리를 많이 사용하는 프리미엄 엔터프라이즈 제품, AMD Vega20, NVIDIA a100/p100/v100, 구글의 2 세대/3 세대 TPU, x The artificial Intelligence training processor, Habana Gaudi, Intel 의 새로운 인공지능 애완 동물, SDN (software definition network) 스위칭 칩
하드 기술: 구글 TPU 는 AI 클라우드 패왕의 발전을 한눈에 목격했습니다. 하드 기술: Arm 이 하이엔드 서버로 향하는 최대 단계: 후지쯔 A64FX 하드 기술: 지구 시뮬레이터에서 정상회담까지: GPU 에 의해 전복된 슈퍼컴퓨터 돼지 경기.
타이완 반도체 매뉴팩처링' 3D' 패키지 인포 (통합 팬아웃) 는 패키지 두께를 30% 줄일 수 있다. 심지어 삼성이 아이폰 7 의 A 10 프로세서를 빼앗은 후에도 (아쉽게도 저자는 삼성 A9 프로세서의 아이폰 6s 를 매입한 뒤) 30% 의 패키지 두께를 줄일 수 있다.
인텔 캠프: 2.5D Emib 와 3D Foveros 타이완 반도체 매뉴팩처링 2.5D CoWos 와 3D InFO 가 있다면 인텔은 당연히 2.5D EMIB (내장형 멀티 코어 인터커넥트 브리지) 와 3D Foveros 를 보유하고 있습니다.
EMIB 의 핵심 기술은 패키징된 베이스보드에 묻혀 베어 조각을 연결하는 데 사용되는' 실리콘 브리지' 입니다. 대표 제품은 Intel Kaby Lake 프로세서 코어, AMD Vega 20/24 그래픽 코어 및 4GB HBM 메모리를' 바인딩' 한 Kaby Lake-G, 자체 Stratix X FPGA 입니다.
하드 기술: AMD Vega 그래픽 코어와 Intel 프로세서가 힙에 배달될 때
포브스는 진정한 3D' 계단식 음악' 이며 인텔 스테이크 1 0NM 프로세스 (P 1274) 컴퓨팅 칩의 Lakefield, 22nm 프로세스 (P)
EMIB+Foveros = Co-EMIB 인텔은 20 19 년 7 월 Co-EMIB 를 발표했습니다. EMIB 를 사용하여 여러 Foveros 패키지를 연결하고 침대 프레임을 "더 많은 기능을 통합" 하는 단일 칩으로 계속 스택하는 것이 좋습니다.
EMIB 개념을 확장하는 Odi EMIB 와 Foveros 도 결점이 없는 것은 아니다. 특히 후자는 칩 사이의 놀라운 대역폭을 즐길 수 있지만 (결국' 대면' 으로 쌓여 있음),' 최상층' 에 전원을 공급하는 방법은 큰 도전이다. 실리콘 관통 구멍 (TSV) 은 저항을 증가시키고 실리콘 관통 구멍의 수를 늘리면 저항은 감소하지만 칩 면적은 증가합니다 (인텔은 20 ~ 70% 사이로 예상함).
또한' 겹이' 는 열난을 의미한다. 위에 눌린 칩이 열유속 전도의 경로를 방해할 수 있기 때문이다. 이것이 2.5D 와 3D 가 공존하는 주된 이유이기도 하다. 예를 들어, 타이완 반도체 매뉴팩처링 InFO 는 실제로' 성능 희생' 의 대가를 치르며 고성능 제품에 적합하지 않을 수 있습니다.
반대로 EMIB 를 사용하여 모든 칩을 동일한 실리콘 메자닌 위에' 평면화' 하면 실리콘 천공과 발열 문제를 피할 수 있지만 3D 패키지의 모든 장점을 상실하고 실리콘 메자닌 크기가 크면 비용이 더 많이 듭니다.
EMIB 개념의 확장인 ODI (omni-directional interconnect) 는 2.5D 패키지 또는 3D 패키지 (더 저렴한 비용과 더 쉬운 열 방출로 실리콘 천공과 EMIB 가 달성할 수 없는 성능 (제곱 밀리미터당/ EMIB 가 가로로만 브리징할 수 있는 것과 달리 ODI 는 EMIB 와 Foveros 사이의 공백을 메우는' 위, 아래, 왼쪽, 오른쪽' 회선 기능을 갖추고 있어 패키지 내 많은 작은 칩 간의 연결에 더 많은 유연성을 제공합니다.
ODI 를 통해 "최상층" 칩은 EMIB 와 비슷한 다른 작은 칩과 수평으로 상호 연결될 수 있지만, 기본 칩은 Foveros 와 비슷한 실리콘 관통 구멍을 통해 연결될 수도 있습니다. ODI 의 수직 관통 구멍은 기존의 실리콘 관통 구멍보다 훨씬 크며 저항을 줄이고, 더 적은 실리콘 관통 구멍으로 더 많은 면적을 방출하며, 칩 크기를 줄이고, 더 높은 대역폭, 짧은 지연 시간 및 향상된 전력 전송을 얻을 수 있습니다.
ODI 적용에는 크게 두 가지 유형이 있으며, 각 유형에는 두 가지 옵션 (기판을 캡슐화하는 구리 기둥 또는 구멍) 이 있습니다.
첫 번째는 상단 칩 (ODI 형 1) 을 연결하여 두 칩의 촘촘한 스택을 방지함으로써 발열과 Foveros 의 고대역폭 이점을 모두 제공하며 EMIB 와 같은 실리콘 어댑터 보드는 필요하지 않습니다.
언뜻 보기에는 EMIB 와 별반 다르지 않은 것 같지만, 프로세서를 메모리에 직접 연결하여 효율적으로 작동시키는 이 예는 더욱 실감나게 느껴질 것이다. 그러면 ODI 가 어디에 숨어 있는지 짐작할 수 있을 것이다.
고개를 돌릴 수 없다면, ODI Type 1 을 말레이시아 쿠알라룸푸르 쌍둥이탑 중간에 있는 육교로 생각하거나, 저자가 위에서' 무선 번지점프를 한 번 한다' 는 것을 보완해 보세요.
두 번째 응용 프로그램 (유형 2) 은 ODI 를 칩 아래에 완전히 배치하여 I/O, 메모리 또는 보조 프로세서와 같은 다른 기능 단위를 연결합니다 (이 잃어버린 부분을 보완하기 위해 상상력을 발휘하십시오).
이 두 가지 애플리케이션 아키텍처를 혼합하여 보다 유연한 멀티 칩 캡슐화를 실현할 수도 있습니다.
차세대 AIB:MDIO 는 오랫동안 인텔 프로세스 및 패키징 과학에 관심을 가지고 있습니다. MDIO (멀티칩 I/O) 를 보면 잠시 혼란스러울 수 있습니다. 단지 시장 처럼 머리를 긁을 뿐입니다.
실제로 20 17 년 동안 인텔은 EMIB 를' AIB (고급 인터페이스 버스)' 라는' 실리콘 브리지' 로 선정해' 산업 생태계 구축' 을 위한 무료 사용권을 공개하려고 했습니다. 인텔은 또한 20 18 년 미국 국방고급연구계획국 (DARPA) 에 소형 칩에 대한 특허 없는 상호 연결 표준으로 AIB 를 기부했습니다.
MDIO 는 차세대 AIB 로 EMIB 에 표준화된 SiP 물리적 계층 인터페이스를 제공하여 여러 개의 작은 칩을 상호 연결할 수 있습니다. Pin 의 데이터 전송 속도는 2Gbps 에서 5.4Gbps 로, 입출력 전압은 0.9V 에서 0.5V 로 떨어졌는데, 이른바' 대역폭 밀도' 는 타이완 반도체 매뉴팩처링 LIPINCON 보다 낫다. 그러나 종이의 기술 사양이 아무리 좋아도 고객이 실제 제품 설계에 쉽게 도입할 수 있는지 여부도 알고 있습니다. 이러한 세부 사항은 웨이퍼 파운드리 산업의 신비를 숨길 수 있습니다.
물론 만두 콘테스트가 우세했고, 인텔은 지난 공개 행사에서도 이런 선진 패키징 기술의 개념 샘플을 여러 차례 선보였다. 아마도 우리는 곧 인텔과 AMD 가 함께 다양한' 꽃만두 대회' 를 경쟁하는 것을 보게 될 것이다.
위의 긴 글자와 글자가 달린 천서와 인뇌의 붕괴로 인한 난잡함은 이전 브리핑을 더하면 더욱 흥미진진할 것이다. (윌리엄 셰익스피어, 윈스턴, 독서명언) 이 문장 축적된 글자 수가 engadget 칼럼 기준의 두 배를 넘었다고 합니다.
하드 기술: 왕 소개 및 기원: 인텔 반도체 기술
하지만 지구상에 아직 존재하지 않는 18 인치 웨이퍼 공장 및 관련 생산 설비를 생각할 때마다 인텔 본부에서 방문한 18 인치 웨이퍼 샘플을 떠올린 다음 2 년 동안 인텔이 해결하지 못한 14nm 공정 생산 능력 위기와/kloc 를 살펴 본다 반도체 업계 전체의 기술 트렌드를 선도하고 있습니다. "왜 앞장서서 18 인치 웨이퍼 생산능력을 구하지 않는가" 라는 일을 하지 않고 인텔을 엄하게 비판합니다. IDF 기조 연설대 아래 앉아 있던 제 자신이 정말 미안합니다. 각 과는 작가의 고심을 이해해야 한다.
그런 다음 AMD 의 X3D 에 대해서는 소문난 EHP (ExScale 이기종 프로세서) 프로젝트에 대해 거의 이야기해야 합니다. 두 가지 신비한 특허권이 많은 흥미로운 단서를 밝혀냈다고 하지만 저자가 충분히 놀 때까지 기다렸다가 다시 이야기하자, 당희. (윌리엄 셰익스피어, 윈스턴, 특허권, 특허권, 특허권, 특허권, 특허권)
하드웨어 세계 고고학을 추적하여 왕경과학기술을 탐구하다.