아날로그 회로 1, 키르호프 정리의 내용은 무엇입니까? (Shiland Microelectronics) Kylhoff 전류 법칙은 한 회로에서 한 노드로 흐르는 전하가 같은 노드에서 흐르는 전하와 같은 전하 보존 법칙입니다. Kylhoff 전압 법칙은 한 회로에서 회로 전압의 합계가 0.2, 플레이트 용량 공식 (C = S/4kd) 인 에너지 보존 법칙입니다. (알 수 없음) 3, 트라이오드 곡선 특성과 같은 가장 기본적인 특성. (알 수 없음) 4, 피드백 회로의 개념을 설명하고 그들의 응용을 열거한다. (Shilan Microelectronics) 5, 음의 피드백 유형 (전압 병렬 피드백, 전류 직렬 피드백, 전압 직렬 피드백 및 전류 병렬 피드백) 마이너스 피드백의 장점 (증폭기의 게인 감도를 낮추고, 입력 저항과 출력 저항을 변경하고, 증폭기의 선형 및 비선형 왜곡을 개선하고, 증폭기의 통대역, 자동 조절 작용을 효과적으로 확장함) (알 수 없음) 6, 확대 회로의 주파수 보정의 목적은 무엇이며, 어떤 방법이 있습니까? (Shilan Microelectronics) 7, 주파수 응답 (알 수 없음) 8, 검사 운수, 위상 보상 방법, 보상 후의 포터 그림을 그려주세요. (범프) 9, 기본 증폭 회로 종류 (전압 증폭기, 전류 증폭기, 상호 전도 증폭기 및 상호 저항 증폭기), 장점 단점, 특히 차등 구조가 광범위하게 채택된 이유. (알 수 없음) 10, 출력 전압 Y+ 와 Y-, * * * * 모듈 컴포넌트 및 차형 컴포넌트를 알려주는 차등 회로를 제공합니다. (알 수 없음) 11, 두 개의 입력 튜브를 그립니다. (범프) 12, 연산 증폭기로 구성된 더하기, 빼기, 미분, 적분 연산의 회로도를 그립니다. 트랜지스터 수준의 연산 증폭기 회로를 그립니다. (Shilan Microelectronics) 13, 연산 증폭기로 10 배 확대기를 구성한다. (알 수 없음) 14, 출력 전압의 특성 (즉, 적분 회로) 을 분석하고 출력 끝의 rise/fall 시간을 구할 수 있는 간단한 회로를 제공합니다. (15, 저항 R 및 콘덴서 C 연결, 입력 전압은 R 과 C 사이의 전압, 출력 전압은 각각 C 의 전압과 R 의 전압으로, 이 두 회로의 입력 전압의 스펙트럼을 요구하며, 이 두 회로가 고통과 필터인지, 저통 필터인지 판단해야 한다. RClt；; Lt; Period-setup? Hold 16, 클럭 주기는 T, 트리거 D1 은 최대 T1max, 최소 T1min 으로 설정됩니다. 조합 논리 회로의 최대 지연 시간은 T2max, 최소 T2min 입니다. 질문, 트리거 D2 의 설정 시간 T3 및 유지 시간은 어떤 조건을 충족해야 합니까? (화웨이) 17, Tsetup, Tdelay, Tck-gt； 가 있는 일반 순차 회로를 보여주는 그림 Q, 그리고 clock 의 delay 는 최대 시계를 결정하는 요소를 쓰고 표현식을 제공합니다. (Weisheng VIA 2003.11.06 상하이 필기 시험 문제) 18, 정적, 동적 타이밍 시뮬레이션의 장단점에 대해 이야기합니다. (Weisheng VIA 2003.11.06 상하이 필기 시험 문제) 19, 4 급 Mux, 그 중 2 차 신호는 중요한 신호가 timing 을 개선하는 방법입니다. (Weisheng VIA2003.11.06 상하이 필기 시험 문제) 20, 문급 그림 제공, 각 문의 전송 지연, 주요 경로가 무엇인지 묻고, 입력을 요구하여 출력을 주요 경로에 의존한다. 21, 논리 디지털 회로의 카노그래프 단순화, 타이밍 (동기식 비동기 차이), 트리거에는 여러 가지 (차이, 이점), 전체 가산기 등이 있습니다. (알 수 없음) 22, 카노도는 논리적 표현을 쓴다. (위성비아 2003.11.06 상하이 필기시험 문제) 23, 단순화 F(A, b, c, D)= m(1, 3, 4, 5, 10, 11, 12,)
24, please show the CMOS inverter schmatic, Layout and its crosssection with p well process.plot its transfer curve (vout-vin) 및 also explain the operation region of PMOS as (위성 펜 질문 c IR cuit design-Beijing-03.11.09) 25, to design a CMOS invertor with balance rise and fall time, please defed 26, 왜 표준 역류기 중 P 파이프의 폭이 N 파이프의 너비보다 더 큰가? (Shilan Microelectronics) 27, mos 튜브로 두 개의 입력과 비문을 만듭니다. (양지전자필기시험) 28, please draw the transistor level schematic of a CMOS 2 input and gate and explain which input has faster response for output risic (위성 펜 시험 문제 Circuit Design-Beijing-03.11.09) 29, NOT, NAND, NOR 의 기호, 진리표, transistor level 의 회로 그리기. (Infineon 필기 시험) 30, CMOS 그림 그리기, tow-to-one mux gate 그리기. (Weisheng VIA 2003.11.06 상하이 필기 시험 문제) 31, 2 선식 mux 1 개와 inv 1 개로 이견을 이루다. (Philips-Datang 필기 시험) 32, Y=A*B+C 의 CMOS 회로도를 그립니다. 33, 논리와 CMOS 회로로 ab+cd 를 구현합니다. (Philips-Datang 필기 시험) 34, CMOS 회로의 트랜지스터 레벨 회로도를 그려 Y=A*B+C(D+E) 를 구현합니다. (Shilan Microelectronics) 35, 4 선 1 을 이용하여 F(x, Y, z)=xz+yz' 를 실현하다. (알 수 없음) 36, 표현식 F = xxxx+xxxx+xxxx+xxxx 를 최소 수의 비문으로 구현 (실제로는 단순화) 37, 여러 NOT, NAND, NOR 로 구성된 간단한 구조도 제공, 입력에 따라 (Infineon 필기 시험) 38, 논리 (A XOR B)OR (C AND D d) 를 달성하기 위해 다음 논리 중 하나를 선택하고 이유를 설명하십시오. 1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 답변: NAND (알 수 없음) 39, 사용 및 비문 등 전체 덧셈기 설계. (화웨이) 40, 두 개의 문 회로를 주어서 유사점과 차이점을 분석할 수 있습니다. (화웨이) 41, 간단한 회로로 구현, A 가 입력일 때, 출력 B 파형은 ... (슬란 마이크로전자) 42, A, B, C, D, E 가 투표를 하고, 다수가 소수에 복종하고, 출력은 F (즉, A, B, C (알 수 없음) 43, 웨이브 형상을 사용하여 d 트리거의 기능을 나타냅니다. (양지전자필기시험) 44, 전송문과 역류기로 가장자리 트리거를 끼운다.
(양지전자필기시험) 45, 논리로 D 트리거를 그립니다. (Weisheng VIA 2003.11.06 상하이 필기 시험 문제) 46, DVF 의 구조도를 그려서 verilog 로 실현했습니다. (Weisheng) 47, CMOS D 잠금 장치의 회로도와 지도를 그립니다. (알 수 없음) 48, d 트리거 및 d 잠금 장치의 차이점. (신태 하드웨어 면접) 49, latch 와 filp-flop 의 유사점과 차이점을 간략하게 설명합니다. (알 수 없음) 50, LATCH 및 DFF 의 개념과 차이점. (알 수 없음) 51, latch 와 register 의 차이점, 왜 지금 register 를 많이 사용하는가. 행동 레벨 설명에서 latch 가 어떻게 생성되는지. (남산의 다리) 52, D 트리거로 2 분짜리 회로를 만든다. 또 무엇이 상태지도인지 물어본다. (화웨이) 53, D 트리거로 2 배 분파를 이루는 논리 회로를 그려주세요? (한왕필기시험) 54, D 트리거를 어떻게 사용합니까, 아니면 비문과 2 분분할 회로를 구성합니까? (동신 필기시험) 55, how many flip-flop circuits are needed to divide by 16? (인텔) 16 주파수 분할? 56, filp-flop 및 logic-gate 를 사용하여 1 비트 가산기 설계, carryin 및 current-stage 입력, 출력 carryout 및 next-stage. (알 수 없음) 57, d 트리거 사용 (화웨이) 58, N 비트 Johnson Counter 구현, N=5. (남산의 다리) 59, 익숙한 디자인 방식으로 초치를 미리 설정할 수 있는 7 진 순환 카운터, 15 진수는요? (Shilan Microelectronics) 60, 디지털 회로 설계는 물론 설계 카운터와 같은 Verilog/VHDL 에게 물어봐야 합니다. (알 수 없음) 61, BLOCKING NONBLOCKING 할당 차이. (남산의 다리) 62, 비동기 D 트리거를 쓴 verilog module. (양지전자필기시험) module dff8(clk, reset, d, q); Inputclk; Input reset; 입력 [7: 0] d; 출력 [7: 0] q; 레그 [7: 0] q; Always @ (posedgeclk 또는 posedgereset) if (reset) qlt; = 0; Elseqlt; = d；; Endmodule 63, D 트리거로 2 배 주파수 분할을 구현하는 Verilog 설명? (한왕필기시험) 모덜드디브 2 (clk, clk_o, reset); Inputclk, reset；; Outputclk _ o; Wire in；; Reg out; Always @ (posedgeclk 또는 posedgereset) if (reset) outlt; = 0; Elseoutlt; = in；; Assign in = ~out；; Assignclk _ o = out; Endmodule 64, 프로그래밍 가능한 논리 장치는 현대 전자 설계에서 점점 더 중요해지고 있습니다. A) 당신이 알고 있는 프로그래밍 가능한 논리 장치는 무엇입니까? B) VHDL 또는 VERILOG, ABLE 설명 8 비트 d 트리거 논리를 사용해 봅니다. PAL, PLD, CPLD, FPGA 입니다.
Module dff8(clk, reset, d, q) ： Inputclk; Input reset; Input d; Output q；; 레그 q; Always @ (posedgeclk 또는 posedgereset) if (reset) qlt; = 0; Elseqlt; = d；; Endmodule 65, HDL 을 사용하여 4 자리 전체 가산기, 5 주파수 분할 회로를 설명하십시오. (Shilan Microelectronics) 66, VERILOG 또는 VHDL 로 코드를 작성하여 10 진수 카운터를 구현합니다. (알 수 없음) 67, VERILOG 또는 VHDL 로 코드를 작성하여 glitch 를 제거합니다. (알 수 없음) 68, 한 상태 기계의 제목은 verilog 로 이루어진다. (그러나 이 상태 기계는 정말 형편없어서 오해하기 쉽다.) (Weisheng VIA 2003.11.06 상하이 필기 시험 문제) 69, 신호등 디자인을 묘사한다. (Shilan Microelectronics) 70, 그림 상태 기계, 1,2,5 센트 판매기, 신문당 5 센트. (양지전자필기시험) 71, 자판기 시스템 설계, soda 물 판매, 세 가지 동전만 던질 수 있어 정확한 회수를 해야 한다. (1) FSM (유한 상태 기계) 을 그립니다. (2) verilog 로 프로그래밍하면 구문은 FPGA 설계의 요구 사항을 충족해야 합니다. () 72, 자동 음료 판매기 디자인, 음료 10 센트, 동전 5 점과 10 점 두 가지, 거스름돈 고려: (1) FSM (유한 상태 기계); (2) verilog 로 프로그래밍, 구문은 FPGA 설계의 요구 사항을 충족해야 합니다. (3) 설계공사에 사용할 수 있는 도구와 설계의 대략적인 과정. (알 수 없음) 73, 10010 문자열을 감지할 수 있는 상태 다이어그램을 그리고 verilog 를 구현합니다. (위성) 74, FSM 으로 101101 을 구현하는 시퀀스 감지 모듈. (Nanshan Bridge) A 는 입력 끝, B 는 출력 끝, A 가 연속적으로 1101 로 입력되면 B 출력은 1, 그렇지 않으면 0 입니다. 예: a: 00011001 1011010010010010b 해당 state machine 을 RTL 로 설명하십시오. (알 수 없음) 75, verilog/vddl 을 사용하여 stream 에서 특정 문자열 감지 (상태를 상태 기계로 작성). (Philips-Datang 필기 시험) 76, verilog/vhdl 로 FIFO 컨트롤러 (비어 있음, 가득 참, 반만신호 포함) 를 씁니다. (Philips-Datang 필기 시험) 77, 기존 사용자는 y=lnx 와 같은 기능을 수행할 수 있는 집적 회로 제품이 필요합니다. 여기서 X 는 4 비트 이진 정수 입력 신호입니다. Y 는 이진 소수점 출력으로 소수점 두 자리를 유지해야 합니다. 전원 전압은 3~5v 입니다. 회사가 이 프로젝트를 받은 후 그 제품의 설계를 책임지고 그 제품의 설계 전 과정에 대해 논의해 보겠습니다. 78, SRAM, falsh memory, dram 의 차이점은 무엇입니까? (신태 하드웨어 면접) 79, 단일 DRAM 의 구조도 (서전판' 디지털 전자 기술 기초' 저자 양송화, 풍모관 205 쪽 그림 9-14B), refresh time 을 개선할 수 있는 방법이 있는지 묻습니다. 총 * * * 5 가지 질문이 있습니다.
(온도 감소, 용량 저장 용량 증가) (Infineon 필기 시험) 80, please draw schematic of a common SRAM cell with 6 transistors, point out w hich nodes can store 81, 명사: SRAM, ssram, SDRAM 명사 IRQ, BIOS, USB, VHDL Sdrirq: interrupt request BIOS: basic input output system USB: universal serial bus VHDL: vhic hardware description language SDL 동적 랜덤 메모리의 약어 (DRAM) 입니다. 명사는 PCI, ECC, DDR, interrupt, pipeline IRQ, BIOS, USB, VHDL, VLSI VCO (전압 제어 발열기) RAM () 과 같은 지루한 외국어 약어를 설명합니다. 예: a. 정량화 오류 B. 히스토그램 C. 화이트 밸런스 _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _